Jitter-less
20 bits Digital-to-Analog Converter
Project Description
S.V. Smirnov, Moscow, 2003
Настоящий документ представляет собой описание выносного блока цифро-аналогового преобразования (ЦАП) под условным названием ClockXtream.
Основные особенности конструкции:
- Использование высококачественного тактового генератора для пересинхронизации данных на входе м\с ЦАП (в режиме Master Mode);
- Синхронизация транспорта (CD player) от блока ЦАП (Master Mode);
- Синхронизация блока ЦАП от транспорта (CD player) (Slave Mode);
- Поддержка режимов 1х, 2х, 4х, 8х передискретизации от источника CD-DA (44.1kHz);
- Поддержка внешнего цифрового приемника S/PDIF формата DVD-A (48, 96, 192 kHz);
- Поддержка работы ЦАП от внешнего DSP (Fs = 352.8 / 384 kHz);
- Гальваническая развязка цифровой и аналоговой земель;
- Гальваническая развязка цифровых коаксиальных разъемов;
- Раздельные сетевые тр-ры для питания аналоговых и цифровых схем, и схем тактового генератора;
- Двойная схема стабилизации питающих напряжений;
- Питание ЦАП от быстродействующих, малошумящих параллельных (шунтирующих) стабилизаторов;
- Пассивный L-C фильтр Бесселя 3(5)-го порядка на выходе ЦАП;
- Полупроводниковый выходной буфер без ООС;
- Дополнительный активный GIC фильтр Бесселя 7-го порядка с выходным буфером на ОУ*;
- Микропроцессорное управление всеми режимами работы устройства;
- Возможность синхронизации ЦАП от внешнего тактового генератора.
Упрощенная функциональная блок-схема устройства представлена на рис.1
Рисунок 1
Особенности
конструкции
Конструктивно, блок ЦАП предполагается выполнить в виде двух
плат – основной платы ЦАП и платы первичных стабилизаторов напряжения. Силовые
трансформаторы (для питания цифровой, аналоговой частей и схемы тактового
генератора) располагаются на шасси корпуса ЦАП.
На задней стенке шасси расположены:
- разъем питания (220 В);
- разъем входа данных S/PDIF, 75 Ом RCA;
- разъем входа данных S/PDIF, 50 Ом BNC;
- разъем выхода сигнала синхронизации, 50 Ом BNC;
- разъем входа сигнала синхронизации, 50 Ом BNC;
- разъемы небалансных выходов аналогового сигнала, BNC;
- разъемы балансных выходов аналогового сигнала, XLR;
- разъем интерфейса внешнего управления, RS-232, DB9;
На передней панели блока ЦАП расположены:
- Кнопка включения;
- Индикаторы основных режимов работы устройства (состав будет уточнен);
- Разъем выхода на головные телефоны;
- Регулятор уровня сигнала головных телефонов;
Предусмотрено подключение платы управления и индикации через специальный разъем на основной плате. В отсутствии платы управления и индикации, управление режимами работы блока ЦАП осуществляется либо с помощью перемычек (Jumpers), либо через интерфейс RS-232 командами с удаленного компьютера. Подробное описание управляющих перемычек (Jumpers) и команд управления интерфейса RS-232 приведены в соответствующих разделах. Индикация основных режимов работы осуществляется светодиодами, установленными на передней панели.
Подключение дополнительных источников (DVD-A), предусмотрено через дополнительную плату приемника S/PDIF, через специальный разъем, установленный на основной плате ЦАП.
Конструктивно, основная плата представляет собой 4-х слойную печатную плату (диэлектрик – FR4, толщина проводников - ). Цифровая и аналоговая части развязаны гальванически с помощью оптоэлектронных трансиверов ISO150. При этом, задающий тактовый генератор и триггеры конечной синхронизации располагаются в аналоговой части платы, в непосредственной близости от м\с ЦАП. Тактовый сигнал CLK (256x), необходимый для работы цифровой части (цифрового фильтра, приемника аудиоданных, FPGA и тд), передается из аналоговой части в цифровую по одному из каналов ISO150. Цифровая часть содержит все необходимые элементы для приема аудиоданных (CS8412), передискретизации (PMD-100), управления режимами работы (FPGA и MCU) и индикации. Для уменьшения влияния цифровой части на аналоговую и задающий генератор, предусмотрена возможность электрического экранирования цифровой и аналоговой частей отдельными экранами. Кроме того, модуль задающего генератора дополнительно экранирован внешним эканом.
Данное устройство обладает возможностью коммутации различных источников цифрового сигнала:
- Входной сигнал S/PDIF, поступающий от транспорта CD-DA с частотой дискретизации 44.1 кГц. При этом возможна работа цифро-аналогового преобразователя на частотах дискретизации 1х, 2х, 4х, 8х. В первом случае, сигнал от приемника S/PDIF CS8412 подается на вход ЦАП через блок логики, не используя цифровую фильтрацию. В трех последних случаях используется м\с цифрового фильтра передискретизации PMD-100. Возможна работа приемника как в режиме Slave, так и в режиме Master (соответственно режимы MASTER и SLAVE блока ЦАП).
- Сигнал от отдельного приемника S/PDIF, поддерживающего формат DVD-A (к примеру CS8416), с частотами дискретизации 44.1, 48, 88.2, 96, 176.4, 192. Предполагается работа приемника только в режиме Slave (MASTER DAC). Подключение платы отдельного приемника S/PDIF осуществляется через специальный интерфейсный разъем. Сигнал подается на вход ЦАП через блок логики, не используя цифровую фильтрацию. В случае использования частот дискретизации 48, 96, 192 кГц, необходимо использовать либо тактовый генератор 12,288 МГц вместо 11,2896 МГц, либо подать синхросигнал 12,288 МГц на вход внешней синхронизации, переключив блок ЦАП на работу от внешнего синхросигнала.
- Сигнал от внешней платы DSP. Формат сигнала должен соответствовать формату входных сигналов м\с multibit ЦАП ( DOL, DOR, WCKO, BCKO). Частота дискретизации должна соответствовать частоте дискретизации м\с ЦАП (формат 8х, или 352.8 / 384 kHz, в зависимости от частоты тактового генератора). Входным сигналом для DSP может служить либо сигнал с выхода м\с приемника S/PDIF CS8412 (сигналы SDATA, SCK, FSYNC выведены на интерфейсный разъем), либо любой другой источник цифровых аудиоданных, синхронизированный с системной тактовой частотой блока ЦАП (MCLK). Кроме того, на данный вход может быть подан сигнал с выхода цифрового фильтра (8х) транспорта (к примеру Denon Alpha Processor).
Выбор
реализации Функциональных Элементов Блока ЦАП
Выбор Приемника аудиоданных
Наличие режима Slave, и доступность на рынке, определили выбор в пользу CS8412.
Выбор Цифрового Фильтра
Был выбран фильтр PMD-100 (HDCD) фирмы Pacific Microsonics. Данный фильтр многими оценивается как один из лучших для формата CD, и, кроме того, обладает широким набором дополнительных функций, доступных через программное управление (регулировка громкости, семь уровней псевдошума (dither), режимы 2Х, 4Х). Как альтернатива, может быть использован любой цифровой фильтр передискретизации (SM5842, SM5803, DF1700 …) с соответствующей коррекцией схемы.
Выбор схемы Тактового генератора
Выбор схемы Тактового генератора и топологии доставки тактовых сигналов до м\с ЦАП – ключевое место в решении проблемы джиттера. Кардинальным решением представлялся бы выбор высокостабильного термостабилизированного (OCXO) генератора с синусоидальным выходным сигналом, преобразование сигнала генератора в ЭСЛ формат, построение драйвера тактовых сигналов и триггеров конечной пересинхронизации на ЭСЛ логике, преобразование сигналов в ТТЛ\КМОП непосредственно на входе м\с ЦАП. К сожалению генераторы OCXO крайне дороги и, как правило, разрабатываются на несколько стандартных частот (5, 10, 20 МГц). Как альтернатива OCXO, возможно использование более дешевого термокомпенсированного генератора (TCXO). При наличии высококачественного кристалла кварца, имеет смысл разработать малошумящий тактовый генератор на дискретных элементах. В любом случае, кварц или всю плату генератора следует изолировать механически от основной платы ЦАП и задемпфировать. Учитывая отсутствие отдельного кристалла кварца на необходимую частоту, и предложение Сергея Васянина (SN.Vasyanin@VAZ.RU) поделиться TCXO генератором на частоту 512х (22,5792 МГц), как начальный вариант, был выбран генератор TCXO с последующим делением частоты на два. При этом сохраняется возможность подключить вместо исходного генератора TCXO любой другой, более высококачественный генератор.
Выбор топологии тактовых сигналов
Ввиду отсутствия опыта работы с ЭСЛ и желания сократить временные затраты на разработку, было решено строить схему пересинхронизации на КМОП элементах серий АСТ\НСТ. Серия НСТ характеризуется ограниченным быстродействием, малыми искажениями формы сигналов и малыми излучениями на ВЧ. Среднеквадратичная величина джиттера на один вентиль составляет около 2.2 нс [??]. Серия АСТ характеризуется большим быстродействием (меньшей длительностью фронтов), но в тоже время требует приложения определенных усилий для предотвращения искажения сигнала (выбросов на фронтах). Среднеквадратичная величина джиттера на один вентиль составляет около 1 нс [??].
Тактовый сигнал с выхода TCXO генератора поступает на делитель на два, и далее – на коммутатор тактовых сигналов. Данный коммутатор (мультиплексор) необходим для обеспечения работы ЦАП либо от внутреннего TCXO генератора, либо от транспорта, либо от внешнего синхронизирующего сигнала. Драйвер, стоящий после мультиплексора, размножает тактовый сигнал на несколько отдельных сигналов. Каждый из входных сигналов м\с ЦАП пересинхронизируется на отдельном триггере. Таким образом, каждый триггер тактируется отдельным сигналом, поступающим от драйвера тактового сигнала. Данное построение представляет своего рода компромисс, так как увеличивает число цифровых устройств на пути тактового сигнала.
Выбор м\с ЦАП
При выборе м\с ЦАП симпатии были на стороне ”мультибитовых” ЦАП. Кроме субъективных оценок, которые, как правило, положительны, данный тип ЦАП обладает тем преимуществом, что позволяет работать с частотами дискретизации от 44.1 до 400 кГц. К примеру, можно реализовать как режим 1х (Fs=44.1 кГц) без применения цифровой фильтрации, так и режим 8х (Fs=352.8 кГц), используя промышленный или программный фильтр-интерполятор. В случае использования источника DVD-A 192 kHz, возможно обойтись без использования цифровой фильтрации при ц\а преобразовании, подав сигнал непосредственно на ЦАП.
Среди ”мультибитовых” ЦАП, наверное, самым достойным является модуль Ultra Analog D20400, обеспечивающий “честные” 20 бит разрядности при частоте дискретизации 400 кГц. В качестве альтернативы редким и уже не выпускающимся ЦАП Ultra Analog D20400 можно применить м\с PCM63 и PCM1702 с соответствующей коррекцией схемы питания, схемы преобразования ток-напряжение и топологии печатной платы. Для понижения уровня шумов квантования (и соответственно увеличения динамического диапазона), можно применить параллельное включение нескольких одинаковых ЦАП. Удвоение числа ЦАП дает около 3 дБ выигрыша в силу некоррелированности шумов квантования отдельных ЦАП. Реальный же выигрыш, скорее всего будет ниже.
Выбор схемы аналоговой постфильтрации
Не имея собственного опыта прослушивания различных вариантов схем аналоговой постфильтрации, и основываясь исключительно на отзывах сторонних разработчиков ЦАП, было решено делать два параллельных варианта фильтров. Первый – пассивный L-C фильтр Баттерворта третьего, четвертого или пятого порядка [??]. Конкретный порядок фильтра, а так же тип используемых компонентов будет определяться в процессе настройки и прослушивания. Предполагается обеспечить максимальную гибкость в установке различных элементов фильтра на плате на этапе разводки.
Второй вариант фильтра - активный фильтр Бесселя 7-го порядка на GIC элементах. Данная схема (вместе с выходным буфером) была позаимствована из Application Notes фирмы Analog Devices [??]. При желании, данная схема может быть трансформирована в GIC фильтр более низкого порядка (естественно, с соответствующим перерасчетом номиналов элементов). Выход данного фильтра представляет собой дифференциальный сигнал.
Выбор схемы буферного каскада
Для пассивного L-C фильтра предполагается использовать буферный каскад (“параллельный” повторитель) на дискретных элементах. Поскольку выход м\с представляет собой источник напряжения (с размахом сигнала 5В), возникло желание обойтись без традиционного усилителя напряжения, сократив таким образом число активных компонентов в цепи аналогового сигнала. Недостатком данного решения видится уменьшение амплитуды сигнала в два раза, что потребует наличия запаса по усилению последующего УНЧ. Данные потери обусловлены желанием иметь симметричный по нагрузкам входа\выхода фильтр. При этом, выходное сопротивление источника сигнала для фильтра реализуется последовательным включением резистора на выходе ЦАП.
Режимы работы транзисторов выбраны из условия работы буфера на низкоомную нагрузку (30 Ом) при малом сигнале (около 100 мВт). Данное условие определено желанием иметь возможность подключения низкоомных головных телефонов (типа Grado SR-125) непосредственно на выход буферного каскада.
Выбор схем питания цифровых устройств
Для питания цифровых устройств использованы интегральные стабилизаторы MIC5205 (Micrel). Данные стабилизаторы обладают хорошей стабильностью, малыми потерями и низкими шумами. Единственный недостаток – небольшой выходной ток (не более 200 мА). Поэтому для относительно сильноточных устройств (как фильтр PMD100 и светодиоды) использованы стабилизаторы MC78M05 (500mA). Вся цифровая часть условно разбита на несколько узлов, каждый из которых питается от отдельного стабилизатора. Наиболее пристальное внимание питанию было уделено в схемах задающего генератора, драйвера тактовых импульсов и триггеров пересинхронизации непосредственно перед модулем ЦАП. Каждая микросхема запитывается через локальный фильтр, состоящий из “ferrite bead” и керамической емкости.
Выбор схем питания аналоговых устройств
Питание аналоговой части ЦАП и последующих каскадов предполагается осуществлять с помощью быстродействующих параллельных стабилизаторов, питающихся, в свою очередь, от источника тока. В качестве генераторов опорного напряжения активно использованы устройства TL431. В качестве альтернативы, в случае неудовлетворительной работы данных стабилизаторов, имеется возможность задействовать традиционные параметрические стабилизаторы.
Построение цифровой части устройства
Всю цифровую часть можно разбить на собственно цифровую (содержащую специализированные СБИС, микроконтроллер и программируемую логическую матрицу - FPGA) и аналоговую часть, содержащую тактовый генератор, и схему пересинхронизации. В отличие от других проектов [??], раздел между цифровой и аналоговой частями был проведен на входе конечных триггеров пересинхронизации. Принципиальным моментом здесь является то, что между тактовым генератором и цифровыми входами м\с ЦАП должно быть минимум цифровых устройств, и не должно содержаться никаких цифро-аналоговых трансляторов сигнала (типа оптопар, развязок ISO-150 и др.). Исходя из данных на разброс параметра задержки оптоизолятора ISO-150, можно сделать вывод о гораздо большем вкладе в увеличение фазовых флюктуаций фронтов этих устройств, чем типовых цифровых КМОП устройств (серий АСТ и НСТ).
Таким образом, тактовый генератор, и схема конечной пересинхронизации отделена от остальной (основной) цифровой части и располагается в непосредственной близи от м\с ЦАП. Вопрос взаимовлияния тактового генератора, схемы пересинхронизации и аналоговых каскадов (включая сам ЦАП) будет решен конструктивно, выбором соответствующей топологии печатной платы.
Собственно цифровая часть содержит приемник аудиоданных, цифровой фильтр, чип FPGA, контроллер, чип преобразователя уровней интерфейса RS-232, отдельные логические элементы, необходимые для работы платы, ГУН – формирователь частоты 384*Fs, буферы выходных синхросигналов.
Входной поток аудиоданных поступает на вход приемника CS8412 через импульсный трансформатор. Предполагается использование одного из двух входов для связи с источником аудиоданных – либо 50-ти омный BNC разъем, либо 75-ти омный RCA разъем. Одновременное подключение источников к двум входам не допускается. Приемник CS8412 включен по традиционной схеме, за исключением режима SLAVE, что подразумевает использования выводов SCK и FSYNC как входов для внешнего генератора тактовых сеток (64*Fs, Fs). Сигналы SCK и FSYNC поступают от FPGA, где реализован основной объем логических элементов. Используются два сигнала управления режимами работы приемника CS8412:
- SEL_ - Определяет режим работы выводов E0, E1, E2;
- M3_ - Определяет режим работы приемника в условиях возникновения ошибки интерфейса S/PDIF.
Подключение цифрового фильтра PMD-100 к CS8412 традиционно, за исключением следующего:
- возможность включения частотных предискажений (de-emphasis) блокируется когда выбран режим отображения кода ошибки на выходах E0…E2 приемника CS8412 (SEL_ = “0”);
- возможность автоматического жесткого отключения сигнала (MUTE) в цифровом фильтре блокируется, если выбран специальный режим работы приемника (отсутствие каких либо изменений входных данных при наличии ошибки, M3_ = “1”) .
Для уменьшения интерференции с основным тактовым сигналом (MCLK), тактовый сигнал,
выделенный приемником из потока аудиоданных (MCK) блокируется вентилем U105, когда ЦАП работает в режиме MASTER (сигнал M/S_SEL =
“0”). В случае, когда ЦАП работает в режиме SLAVE (тактируется от транспорта), сигнал MCK[R] поступает в аналоговую часть на коммутатор тактового сигнала и
далее возвращается обратно в цифровую часть под видом основного тактового
сигнала MCLK.
В цифровом фильтре использованы практически все возможности управления режимами работы. При этом, в зависимости от того, используется ли процессорное управление, или управление с помощью перемычек, фильтр PMD-100 как же переходит либо в режим Program, либо в режим Stand Alone.
Чип FPGA управляется контроллером (MCU) через 8-ми разрядную шину данных. В отсутствии контроллера и каждый раз после включения питания, все внутренние регистры FPGA, устанавливаются в определенное исходное состояние (см. описание FPGA).
Микроконтроллер тактируется сигналом MCU_CLK (сигнал SCK),
частотой MCLK/4=Fs*64 (2.8224 МГц, в случае
использования основного тактового генератора с частотой 11.2896 МГц, или 3.072,
в случае использования основного тактового генератора с частотой 12.288 МГц).
Это позволяет использовать встроенный в микроконтроллер UART на скорости 1200 бит\с в первом
случае или 19200 бит\с во втором без рассогласования частот интерфейса.
Описание внутренней структуры FPGA
Большая часть логических элементов, необходимых для выполнения системных функций управления блоком ЦАП, реализована в виде программируемой логической матрицы (FPGA) EPF6016ATC144-3 фирмы Altera. Выбор конкретного чипа был обусловлен его наличием на этапе проектирования. Может быть использован другой чип FPGA (фирм Altera, Xilinx …) достаточного объема и быстродействия. Исходный код написан на языке Verilog, что упрощает его перенос на чипы других производителей FPGA/PLD. Исходтый текст программы для всех модулей приведен в приложении 1.
Функциональная блок-схема модулей FPGA приведена ниже:
Функциональное описание модулей:
- Clk_former Формирователь тактовых сеток,
необходимых для работы других модулей и внешних устройств. В качестве
исходного используется системный тактовый сигнал CLK=256*Fs (11,2896 МГц).
- Asi_1x_conv Преобразователь последовательного потока аудиоданных, поступающего от платы приемника CS8416, в формат данных ЦАП. Поддерживает режимы 1х, 2х, 4х частоты дискретизации (соответственно 48кГц, 96кГц, 192кГц при частоте задающего генератора равной 12,288 МГц). Кроме того, модуль формирует сигнал De-Glitch (asi_dg) на основе значений dgi_rise, dgi_fall.
- Cs8412_1x_conv Преобразователь
последовательного потока аудиоданных, поступающего от приемника CS8412, в формат данных ЦАП. Используется только
режим 1х (44.1кГц при частоте задающего генератора равной 11,2896 МГц).
Кроме того, модуль формирует сигнал De-Glitch (cs8412_dg) на основе значений dgi_rise, dgi_fall.
- Dsp_dg_conv Формирователь сигнала De-Glitch
для потока аудиоданных, поступающего от внешней платы DSP, на основе значений dgi_rise, dgi_fall. Предполагается, что остальные сигналы от внешней платы DSP соответствуют формату данных ЦАП.
- Sync_out_former Формирователь (мультиплексор) выходного
цифрового сигнала синхронизации. Может быть выбран один из режимов – 1х, 2х,
32х, 64х, 128х, 256х (CLK),
или запрет сигнала синхронизации (по умолчанию). Кроме того, в данном
модуле реализован делитель на 3, необходимый для работы генератора сигнала
384*Fs.
- Sys_logic Модуль интерфейса с
внешним процессором. Содержит пять системных регистров для управления
всеми режимами работы как отдельных модулей FPGA, так и микросхем, расположенных на печатной
плате (приемник CS8412,
цифровой фильтр PMD-100).
Доступны как запись, так и чтение системных регистров.
- Out_data_mux Мультиплексор аудиоданных, поступающих на ЦАП.
В модуле происходит двойная пересинхронизация аудиоданных, поступающих от
цифрового фильтра PMD-100 (за
исключением сигнала BCKO).
Сигналы BCKO и CLK
поступают на синхронный R-S триггер, реализованный на D-триггерах TR1 и TR2.
Выходом является выход триггера TR1.
Сигнал на выходе TR1
устанавливается положительным фронтом сигнала BCKO, а сбрасывается – положительным фронтом
сигнала CLK (или сигналом RST). Сигнал TR1 представляет собой пачку коротких импульсов.
Длительность импульсов равна интервалу между фронтами сигналов BCKO и CLK, а
количество импульсов - количеству
импульсов сигнала BCKO (по
умолчанию 20 ). Пройдя мультиплексор и пересинхронизировавшись выходными
триггерами, сигнал TR1
преобразуется в сигнал BCK_EN, представляющий собой положительный импульс,
длительностью 20 периодов сигнала BCKO.
- Error_decoder Дешифратор кода ошибки, поступающего от приемника CS8412.
Внутренние регистры FPGA
Внутренне адресное пространство FPGA состоит из пяти 8-ми разрядных регистров:
|
Address |
R/W |
Function |
Description |
|
0 |
R/W |
Data_Control_Register_0 |
d[2:0] Audio
Data Source Select: 0 – PMD-100. The 8x oversampling mode as
default. The 4x, 2x mode are available by PMD-100 program control from MCU. 1 – CS8412 (CD-DA 1x mode); 2 – DSP (external). The sampling frequency is
equal Fclk/32, which corresponds to 8x mode for CD-DA source. 3 – reserved; 4 – ASI (External, 1x mode, 48kHz); 5 – ASI (External, 2x mode, 96kHz); 6 – ASI (External, 4x mode, 192 kHz); 7 – reserved; d[3] Phase
Reverse 0 – Data as is; 1 – Data Phase is Reversed; d[4]
Soft Mute by PMD-100. Operating
when PMD-100 Data Source is selected. 0 – No Mute; 1 – Soft Mute is ON; d[5]
Hard Mute by PMD-100. Operating
when PMD-100 Data Source is selected. 0 – Hard Mute is ON; 1 – No Mute; d[6]
Dither by PMD-100. Operating
when PMD-100 Data Source is selected. 0 – Dither OFF; 1 – Dither ON; [7] Non-HDCD
signal Scaling method by PMD-100.
Scaling
(decreasing by 2 time) method selection for Standard (Non HDCD) signals. Operating
when PMD-100 Data Source is selected. 0 – Scaling in Digital domain (degrading of
CD-DA resolution to 15 bit!). In this case, the loudness will be similar for
regular and HDCD tracks; 1 – Scaling in Analog Domain (if realized).
This feature have not been realized, so regular CD-DA signals passes through
as is, and sounds two time louder then HDCD tracks; The
default value after reset: [7:0] 11100000 |
|
1 |
R/W |
Data_Control_Register_1 |
d[2:0] Digital_Sync_Out_Select Defines
the frequency at the Digital Sync Output 0 – Digital Sync is disabled; 1 – Fs (Focs/256); 2 – 2*Fs; 3 – 32*Fs; 4 – 64*Fs; 5 – 128*Fs; 6 – 256*Fs; 7 – 384*Fs; d[3] CS8412
Mode 0 – Normal Mode; 1 – Special Mode (No repeat data samples on
ERRORs); d[4]
CS8412 Output Codes Mode . 0 – ERROR Code is presented on E0/C0, E1/CA,
E2/CB outputs; 1 – Channel Status Code is presented on F0/CC
and other outputs. Used for De-Emphasis automatic control. d[5]
DAC Unit Synchronization mode. Defines
the Master/Slave mode for ClockXtream DAC unit. 0 – DAC is Master; 1 – DAC is Slave; d[6]
Hardware Control Mode. Defines
the type of hardware and signal control mode. 0 – Processor Control. Available only when
J103 is closed. 1 – Jumpers Control; [7] ASI
Bit Clock Phase Select Defines
the SCKI signal phase referenced to FSI signal. 0 – Each bit clock sample burst begins with
falling edge of SCKI signal. The data bits are latched to FPGA by rising edge of SCKI; 1 – Each bit clock sample burst begins with
rising edge of SCKI signal. The data bits are latched to FPGA by falling edge of SCKI The
default value after reset: [7:0] 00010000 |
|
2 |
R/W |
De-Glitch_Control_0 |
d[4:0]
De-Glitch Strobe. Rising Edge position of DG signal. The 5’b00000
value corresponds to position of rising edge of DG signal at the falling edge
of WCKO sample clock signal (D/A conversion begins). d[7:5]
Reserved |
|
3 |
R/W |
De-Glitch_Control_1 |
d[4:0]
De-Glitch Strobe. Falling Edge position of DG signal. The 5’b00000
value corresponds to position of falling edge of DG signal at the falling
edge of WCKO sample clock signal (D/A conversion begins). d[7:5]
Reserved |
|
4 |
R/W |
GPO_Register |
D[7:0] General
Purpose Register. Defines the value at the GP7…GP0 output pins of FPGA.
This pins connected to P218…P225 test pins of the pc board. |
|
5…7 |
- |
No |
|
Выбор контроллера (MCU)
Для управления режимами работы ЦАП был использован микроконтроллер AT90LS8535-4AC фирмы ATMEL. Параметры микроконтроллера, определившие выбор:
· 8
K bytes FLASH с возможностью
программирования через SPI
(используя принтерный порт РС);
·
512
bytes SRAM;
·
UART;
·
32 I/O
Lines;
·
Low
Cost ($4)
Команды управления блоком ЦАП по интерфейсу RS-232
TBD
Описание разъемов аппаратного управления (jumpers)
|
J101 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
FPGA Reset |
Нормальное функционирование FPGA |
|
Close |
Сброс FPGA |
|||
|
J103 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
Control Mode |
Аппаратное управление (jumpers control) |
|
Close |
Программное управление (при состоянии сигнала PROC_CTR в “0”) |
|||
|
J401 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
MSB_X |
Выравнивание слова данных на входе ЦАП (MSB first) |
|
Close |
Выравнивание слова данных на входе ЦАП (LSB first) |
|||
|
J402/403 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
Passive Filter |
Should
be Close when Passive Filter is used |
|
Close |
||||
|
3 |
4 |
Open |
Active Filter 1 |
Should
be Close when Active Filter 1 is used |
|
Close |
||||
|
5 |
6 |
Open |
Active Filter 2 |
Should
be Close when Active Filter 2 is used |
|
Close |
||||
|
J501 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
Output Data for DSP |
Данные на интерфейсном разъеме J502 запрещены (Z-состояние) |
|
Close |
Данные на интерфейсном разъеме J502 разрешены |
|||
|
J505 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
DITHER |
Dither
ON |
|
Close |
Dither OFF |
|||
|
3 |
4 |
Open |
HARD
MUTE |
Hard
MUTE is ON |
|
Close |
Hard MUTE
is OFF (normal operation) |
|||
|
5 |
6 |
Open |
SOFT
MUTE |
Soft
MUTE is ON |
|
Close |
Soft MUTE
is OFF (normal operation) |
|||
|
7 |
8 |
Open |
CS8412
MODE |
Special
audio port mode (No repeat on Error) |
|
Close |
Normal
audio port mode (L/R, 16-24 bits) |
|||
|
13 |
14 |
Open |
Non
HDCD Signal 6dB
Gain Scaling |
Analog
Gain Scaling (not realized) |
|
Close |
Gain
Scaling is performed in the Digital domain of PMD-100 |
|||
|
J506 |
Сост. |
Название перемычки |
Описание положений |
|
|
1 |
2 |
Open |
PMD-100
Output
word size |
Should
be Close for 20-bits output |
|
Close |
||||
|
3 |
4 |
Open |
Should
be Open for 20-bits output |
|
|
Close |
||||
|
5 |
6 |
Open |
PMD-100
Output
data format |
2’s
complement (default) |
|
Close |
Complementary
offset binary |
|||
|
7 |
8 |
Open |
PMD-100
Input
data justification |
Data
right justified 16 bits |
|
Close |
Data
assumed to be left justified up to 24 bits in length |
|||
|
9 |
10 |
Open |
PMD-100
Input
data latching |
Input
data latched on falling edge of BCKI |
|
Close |
Input
data latched on rising edge of BCKI |
|||
|
11 |
12 |
Open |
DAC Synchronization
Mode |
DAC
is SLAVE |
|
Close |
DAC is
MASTER |
|||
|
13 |
14 |
Open |
CS8412
Status/Errors Outputs mode |
Channel
Status displays on CA…CE (emphasis control) |
|
Close |
ERROR
information displays on E0…E2 |
|||
Описание
Интерфейсных разъемов
J201
J502
J503
J504
J507
J508
J404
J405
J406
Параметры
блока ЦАП
